Adressbus

Der Adressdecoder ist an einen Adressbus 5 von n+m Bit Breite angeschlossen, dessen n höherwertige Bits vom Zeilendecoder 3 empfangen werden und dessen m niedrigerwertige Bits vom Spaltendecoder 4 empfangen werden.

The address decoder is connected to an address bus having n+m bit width, whose n high-order bits are received by line decoder and whose m low-order bits are received by column decoder .

In der Figur 2 ist ein anderes Ausführungsbeispiel dargestellt, daß sich von dem der Figur 1 dadurch unterscheidet, daß der Adressbus A sowohl zum RAM als auch zum Peripheriebaustein P und überdies auch zum PLD geführt ist.

FIG. 2 illustrates an embodiment of the circuit arrangement which differs from that of FIG. 1 in that the address bus A leads both to the RAM as well as to the peripheral device P and, moreover, also to the PLD.